IMEC acaba de actualizar su itinerario de semiconductores y el dato que más llama la atención es una fecha: 2038. Ese es el año en el que, según este centro de investigación belga, la industria iniciará la producción de circuitos integrados de clase 3 ángstroms (0,3 nanómetros). Esta no es la primera vez que hablamos de este hito; hace poco más de un año analizamos en Xataka una diapositiva de IMEC que situaba este salto en 2035. La nueva previsión lo retrasa tres años, pero a cambio nos entrega algo mucho más valioso: cómo llegar ahí.

Y es que para llegar a 0,3 nm no basta con mejorar únicamente la fotolitografía. IMEC plantea que el contact poly pitch, que es la distancia mínima entre los transistores que durante décadas ha sido el principal indicador del progreso tecnológico, dejará de reducirse de forma significativa a partir de la generación A10, que está prevista para 2030 o 2031. A partir de ahí, para incrementar la densidad ya no bastará con encoger los transistores; habrá que apilarlos. Ese cambio de paradigma tiene un nombre propio: transistores CFET (Complementary FET).

Esta estrategia no es nueva, aunque hasta ahora era una promesa lejana. Y lo interesante es que el itinerario de IMEC le pone fecha, contexto, y conecta directamente con todo lo que hemos explicado en nuestros artículos dedicados a los equipos de fotolitografía UVE Hyper-NA. Estas máquinas serán necesarias para fabricar estos chips, aunque todavía están siendo desarrolladas por ASML.

Por qué la tecnología CFET va a jubilar a los transistores GAA

Los transistores Gate-All-Around (GAA), que la industria de los semiconductores empezó a adoptar masivamente en la generación de 2 nm, todavía tienen recorrido. IMEC calcula que esta arquitectura seguirá siendo viable hasta la generación A10, que llegará en 2030 o 2031, lo que le da una vida útil de unos siete años desde su introducción. Es un plazo de tiempo razonable si lo comparamos con las generaciones anteriores de transistores, pero el centro de investigación belga ya deja claro que tiene fecha de caducidad.

En Xataka

Microsoft prometió un ordenador cuántico para 2029. Nature publica una crítica que pone en duda su promesa

El problema de fondo es geométrico. Los transistores GAA mejoraron el control electrostático del canal rodeándolo completamente con la puerta, pero siguen colocando los materiales de tipo n y p uno junto al otro, en el plano horizontal. Esta disposición tiene un límite físico evidente: llegará un momento en el que ya no se podrá seguir reduciendo la distancia entre ellos sin comprometer el rendimiento eléctrico del chip. Es precisamente lo que empezará a ocurrir cuando llegue la generación A10, según IMEC.

Los transistores CFET resuelven este problema apilando el material de tipo n directamente encima del tipo p, en vertical. El itinerario de IMEC sitúa su llegada como candidatos firmes para la producción de chips en la generación A7, que está prevista para 2033. Y, además, los asocia de forma explícita a la necesidad de recurrir a los sistemas de entrega de energía por la cara trasera de la oblea, que IMEC considera obligatorios en esta arquitectura. A partir de ahí, el propio itinerario anticipa una evolución en dos fases: primero llegará la tecnología CFET secuencial, y más adelante las estructuras CFET unidas, ya en la generación A3 de 2038.

Lo más interesante de este planteamiento es que cambia el significado de la Ley de Moore. IMEC reconoce que el contact poly pitch apenas se moverá entre las generaciones A10 y A5. Lleva estancado en 42 nm durante varios años. Las ganancias de densidad que tradicionalmente medíamos en nanómetros de transistor individual pasan ahora a depender de la altura de la celda y de cuántas capas se pueden apilar verticalmente. Es, en cierto modo, una confesión: el escalado horizontal se agota, pero la industria ha encontrado una tercera dimensión en la que se puede seguir creciendo.

Imagen | Samsung

Más información | Tom’s Hardware

En Xataka | EEUU incorpora a Países Bajos a la alianza Pax Silica: la nación anfitriona de ASML entra en el bloque antichino

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La noticia

Los chips de 0,3 nm tienen fecha definitiva: el laboratorio IMEC ha encontrado la forma de extender la vida del silicio

fue publicada originalmente en

Xataka

por

Laura López

.

 IMEC acaba de actualizar su itinerario de semiconductores y el dato que más llama la atención es una fecha: 2038. Ese es el año en el que, según este centro de investigación belga, la industria iniciará la producción de circuitos integrados de clase 3 ángstroms (0,3 nanómetros). Esta no es la primera vez que hablamos de este hito; hace poco más de un año analizamos en Xataka una diapositiva de IMEC que situaba este salto en 2035. La nueva previsión lo retrasa tres años, pero a cambio nos entrega algo mucho más valioso: cómo llegar ahí.
Y es que para llegar a 0,3 nm no basta con mejorar únicamente la fotolitografía. IMEC plantea que el contact poly pitch, que es la distancia mínima entre los transistores que durante décadas ha sido el principal indicador del progreso tecnológico, dejará de reducirse de forma significativa a partir de la generación A10, que está prevista para 2030 o 2031. A partir de ahí, para incrementar la densidad ya no bastará con encoger los transistores; habrá que apilarlos. Ese cambio de paradigma tiene un nombre propio: transistores CFET (Complementary FET).
Esta estrategia no es nueva, aunque hasta ahora era una promesa lejana. Y lo interesante es que el itinerario de IMEC le pone fecha, contexto, y conecta directamente con todo lo que hemos explicado en nuestros artículos dedicados a los equipos de fotolitografía UVE Hyper-NA. Estas máquinas serán necesarias para fabricar estos chips, aunque todavía están siendo desarrolladas por ASML.
Por qué la tecnología CFET va a jubilar a los transistores GAA
Los transistores Gate-All-Around (GAA), que la industria de los semiconductores empezó a adoptar masivamente en la generación de 2 nm, todavía tienen recorrido. IMEC calcula que esta arquitectura seguirá siendo viable hasta la generación A10, que llegará en 2030 o 2031, lo que le da una vida útil de unos siete años desde su introducción. Es un plazo de tiempo razonable si lo comparamos con las generaciones anteriores de transistores, pero el centro de investigación belga ya deja claro que tiene fecha de caducidad.

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Primero llegará la tecnología CFET secuencial, y más adelante las estructuras CFET unidas

Los transistores CFET resuelven este problema apilando el material de tipo n directamente encima del tipo p, en vertical. El itinerario de IMEC sitúa su llegada como candidatos firmes para la producción de chips en la generación A7, que está prevista para 2033. Y, además, los asocia de forma explícita a la necesidad de recurrir a los sistemas de entrega de energía por la cara trasera de la oblea, que IMEC considera obligatorios en esta arquitectura. A partir de ahí, el propio itinerario anticipa una evolución en dos fases: primero llegará la tecnología CFET secuencial, y más adelante las estructuras CFET unidas, ya en la generación A3 de 2038.

Lo más interesante de este planteamiento es que cambia el significado de la Ley de Moore. IMEC reconoce que el contact poly pitch apenas se moverá entre las generaciones A10 y A5. Lleva estancado en 42 nm durante varios años. Las ganancias de densidad que tradicionalmente medíamos en nanómetros de transistor individual pasan ahora a depender de la altura de la celda y de cuántas capas se pueden apilar verticalmente. Es, en cierto modo, una confesión: el escalado horizontal se agota, pero la industria ha encontrado una tercera dimensión en la que se puede seguir creciendo.

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