![\"Los](\"https:\/\/i.blogs.es\/62e6ba\/obleasimec\/1024_2000.jpeg\")
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IMEC acaba de actualizar su itinerario de semiconductores<\/a> y el dato que m\u00e1s llama la atenci\u00f3n es una fecha: 2038. Ese es el a\u00f1o en el que, seg\u00fan este centro de investigaci\u00f3n belga, la industria iniciar\u00e1 la producci\u00f3n de circuitos integrados de clase 3 \u00e1ngstroms<\/strong> (0,3 nan\u00f3metros). Esta no es la primera vez que hablamos de este hito; hace poco m\u00e1s de un a\u00f1o analizamos en Xataka<\/a> una diapositiva de IMEC que situaba este salto en 2035. La nueva previsi\u00f3n lo retrasa tres a\u00f1os, pero a cambio nos entrega algo mucho m\u00e1s valioso: c\u00f3mo llegar ah\u00ed.<\/p>\n <\/p>\n Y es que para llegar a 0,3 nm no basta con mejorar \u00fanicamente la fotolitograf\u00eda. IMEC plantea que el contact poly pitch<\/em>, que es la distancia m\u00ednima entre los transistores que durante d\u00e9cadas ha sido el principal indicador del progreso tecnol\u00f3gico, dejar\u00e1 de reducirse de forma significativa a partir de la generaci\u00f3n A10, que est\u00e1 prevista para 2030 o 2031. A partir de ah\u00ed, para incrementar la densidad ya no bastar\u00e1 con encoger los transistores; habr\u00e1 que apilarlos. Ese cambio de paradigma tiene un nombre propio: transistores CFET (Complementary FET<\/em>).<\/p>\n Esta estrategia no es nueva, aunque hasta ahora era una promesa lejana. Y lo interesante es que el itinerario de IMEC le pone fecha, contexto, y conecta directamente con todo lo que hemos explicado en nuestros art\u00edculos dedicados a los equipos de fotolitograf\u00eda UVE Hyper-NA<\/a>. Estas m\u00e1quinas ser\u00e1n necesarias para fabricar estos chips, aunque todav\u00eda est\u00e1n siendo desarrolladas por ASML.<\/p>\n <\/p>\n Los transistores Gate-All-Around<\/em> (GAA), que la industria de los semiconductores empez\u00f3 a adoptar masivamente en la generaci\u00f3n de 2 nm<\/a>, todav\u00eda tienen recorrido. IMEC calcula que esta arquitectura seguir\u00e1 siendo viable hasta la generaci\u00f3n A10, que llegar\u00e1 en 2030 o 2031, lo que le da una vida \u00fatil de unos siete a\u00f1os desde su introducci\u00f3n. Es un plazo de tiempo razonable si lo comparamos con las generaciones anteriores de transistores, pero el centro de investigaci\u00f3n belga ya deja claro que tiene fecha de caducidad.<\/p>\n <\/p>\n Microsoft prometi\u00f3 un ordenador cu\u00e1ntico para 2029. Nature publica una cr\u00edtica que pone en duda su promesa<\/a>\n <\/div>\n<\/p><\/div>\n<\/p><\/div>\n<\/div>\n El problema de fondo es geom\u00e9trico. Los transistores GAA mejoraron el control electrost\u00e1tico del canal rode\u00e1ndolo completamente con la puerta, pero siguen colocando los materiales de tipo n<\/em> y p<\/em> uno junto al otro, en el plano horizontal. Esta disposici\u00f3n tiene un l\u00edmite f\u00edsico evidente<\/strong>: llegar\u00e1 un momento en el que ya no se podr\u00e1 seguir reduciendo la distancia entre ellos sin comprometer el rendimiento el\u00e9ctrico del chip. Es precisamente lo que empezar\u00e1 a ocurrir cuando llegue la generaci\u00f3n A10, seg\u00fan IMEC.<\/p>\n <\/p>\n Primero llegar\u00e1 la tecnolog\u00eda CFET secuencial, y m\u00e1s adelante las estructuras CFET unidas<\/p>\n<\/p><\/div>\n<\/div>\n Los transistores CFET resuelven este problema apilando el material de tipo n<\/em> directamente encima del tipo p<\/em>, en vertical. El itinerario de IMEC sit\u00faa su llegada como candidatos firmes para la producci\u00f3n de chips en la generaci\u00f3n A7, que est\u00e1 prevista para 2033. Y, adem\u00e1s, los asocia de forma expl\u00edcita a la necesidad de recurrir a los sistemas de entrega de energ\u00eda por la cara trasera de la oblea, que IMEC considera obligatorios en esta arquitectura. A partir de ah\u00ed, el propio itinerario anticipa una evoluci\u00f3n en dos fases: primero llegar\u00e1 la tecnolog\u00eda CFET secuencial, y m\u00e1s adelante las estructuras CFET unidas, ya en la generaci\u00f3n A3 de 2038.<\/p>\n <\/p>\n Lo m\u00e1s interesante de este planteamiento es que cambia el significado de la Ley de Moore<\/a>. IMEC reconoce que el contact poly pitch<\/em> apenas se mover\u00e1 entre las generaciones A10 y A5. Lleva estancado en 42 nm<\/strong> durante varios a\u00f1os. Las ganancias de densidad que tradicionalmente med\u00edamos en nan\u00f3metros de transistor individual pasan ahora a depender de la altura de la celda y de cu\u00e1ntas capas se pueden apilar verticalmente. Es, en cierto modo, una confesi\u00f3n: el escalado horizontal se agota, pero la industria ha encontrado una tercera dimensi\u00f3n en la que se puede seguir creciendo.<\/p>\n <\/p>\n Imagen | Samsung<\/a><\/p>\n M\u00e1s informaci\u00f3n | Tom’s Hardware<\/a><\/p>\n En Xataka | EEUU incorpora a Pa\u00edses Bajos a la alianza Pax Silica: la naci\u00f3n anfitriona de ASML entra en el bloque antichino<\/a><\/p>\n – \u00a0IMEC acaba de actualizar su itinerario de semiconductores y el dato que m\u00e1s llama la atenci\u00f3n es una fecha: 2038. Ese es el a\u00f1o en el que, seg\u00fan este centro de investigaci\u00f3n belga, la industria iniciar\u00e1 la producci\u00f3n de circuitos integrados de clase 3 \u00e1ngstroms (0,3 nan\u00f3metros). Esta no es la primera vez que hablamos de este hito; hace poco m\u00e1s de un a\u00f1o analizamos en Xataka una diapositiva de IMEC que situaba este salto en 2035. La nueva previsi\u00f3n lo retrasa tres a\u00f1os, pero a cambio nos entrega algo mucho m\u00e1s valioso: c\u00f3mo llegar ah\u00ed. En Xataka<\/p>\n Microsoft prometi\u00f3 un ordenador cu\u00e1ntico para 2029. Nature publica una cr\u00edtica que pone en duda su promesa<\/p>\n El problema de fondo es geom\u00e9trico. Los transistores GAA mejoraron el control electrost\u00e1tico del canal rode\u00e1ndolo completamente con la puerta, pero siguen colocando los materiales de tipo n y p uno junto al otro, en el plano horizontal. Esta disposici\u00f3n tiene un l\u00edmite f\u00edsico evidente: llegar\u00e1 un momento en el que ya no se podr\u00e1 seguir reduciendo la distancia entre ellos sin comprometer el rendimiento el\u00e9ctrico del chip. Es precisamente lo que empezar\u00e1 a ocurrir cuando llegue la generaci\u00f3n A10, seg\u00fan IMEC.<\/p>\n Primero llegar\u00e1 la tecnolog\u00eda CFET secuencial, y m\u00e1s adelante las estructuras CFET unidas<\/p>\n Los transistores CFET resuelven este problema apilando el material de tipo n directamente encima del tipo p, en vertical. El itinerario de IMEC sit\u00faa su llegada como candidatos firmes para la producci\u00f3n de chips en la generaci\u00f3n A7, que est\u00e1 prevista para 2033. Y, adem\u00e1s, los asocia de forma expl\u00edcita a la necesidad de recurrir a los sistemas de entrega de energ\u00eda por la cara trasera de la oblea, que IMEC considera obligatorios en esta arquitectura. A partir de ah\u00ed, el propio itinerario anticipa una evoluci\u00f3n en dos fases: primero llegar\u00e1 la tecnolog\u00eda CFET secuencial, y m\u00e1s adelante las estructuras CFET unidas, ya en la generaci\u00f3n A3 de 2038.<\/p>\n Lo m\u00e1s interesante de este planteamiento es que cambia el significado de la Ley de Moore. IMEC reconoce que el contact poly pitch apenas se mover\u00e1 entre las generaciones A10 y A5. Lleva estancado en 42 nm durante varios a\u00f1os. Las ganancias de densidad que tradicionalmente med\u00edamos en nan\u00f3metros de transistor individual pasan ahora a depender de la altura de la celda y de cu\u00e1ntas capas se pueden apilar verticalmente. Es, en cierto modo, una confesi\u00f3n: el escalado horizontal se agota, pero la industria ha encontrado una tercera dimensi\u00f3n en la que se puede seguir creciendo.<\/p>\n Imagen | Samsung<\/p>\n M\u00e1s informaci\u00f3n | Tom’s Hardware<\/p>\n En Xataka | EEUU incorpora a Pa\u00edses Bajos a la alianza Pax Silica: la naci\u00f3n anfitriona de ASML entra en el bloque antichino<\/p>\n – La noticia<\/p>\n Los chips de 0,3 nm tienen fecha definitiva: el laboratorio IMEC ha encontrado la forma de extender la vida del silicio <\/p>\n fue publicada originalmente en<\/p>\n Xataka <\/p>\n por <\/p>\n Laura L\u00f3pez<\/p>\n .\u00a0\u00a0\u00a0<\/p>\n","protected":false},"excerpt":{"rendered":" IMEC acaba de actualizar su itinerario de semiconductores y el dato que m\u00e1s llama la atenci\u00f3n es una fecha: 2038. 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La noticia
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\n Xataka <\/strong>
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\n por
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\n Laura L\u00f3pez
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\nEsta estrategia no es nueva, aunque hasta ahora era una promesa lejana. Y lo interesante es que el itinerario de IMEC le pone fecha, contexto, y conecta directamente con todo lo que hemos explicado en nuestros art\u00edculos dedicados a los equipos de fotolitograf\u00eda UVE Hyper-NA. Estas m\u00e1quinas ser\u00e1n necesarias para fabricar estos chips, aunque todav\u00eda est\u00e1n siendo desarrolladas por ASML.
\nPor qu\u00e9 la tecnolog\u00eda CFET va a jubilar a los transistores GAA
\nLos transistores Gate-All-Around (GAA), que la industria de los semiconductores empez\u00f3 a adoptar masivamente en la generaci\u00f3n de 2 nm, todav\u00eda tienen recorrido. IMEC calcula que esta arquitectura seguir\u00e1 siendo viable hasta la generaci\u00f3n A10, que llegar\u00e1 en 2030 o 2031, lo que le da una vida \u00fatil de unos siete a\u00f1os desde su introducci\u00f3n. Es un plazo de tiempo razonable si lo comparamos con las generaciones anteriores de transistores, pero el centro de investigaci\u00f3n belga ya deja claro que tiene fecha de caducidad.<\/p>\n